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1，modelsim仿真出现错误 hold posedge WENeg10 ns CENeg10 ns 1

应该是hold违例，修改修改input的输入延时，修改修改clk周期，试试也行
你好！两个上伸延之间至少要求1ns的时间差，但实际上两个上伸延在10ns时同时出现。如果对你有帮助，望采纳。

modelsim仿真出现错误 hold posedge WENeg10 ns CENeg10 ns 1

2，cyclone 逻辑时钟可以达到200mhz吗

这个你不需要知道，你直接在time quest时序约束中加上这么约束就行了。具体指令为set input delay ...和set output delay。不会再问我
DDR2-800的内部时钟频率是200MHZ,外部时钟频率是400MHZ,数据传输频率是800MHZ；按你所写的几个输入输出量，应该是：内部时钟CLK 200MHZ；外部时钟CLK 400MHZ；DQS频率 400MHZ；DQ频率 800MHZ。

cyclone 逻辑时钟可以达到200mhz吗

3，汇编延时多少 怎么算的 要详细步骤

首先,由"规则规定胜一局得2分，平得1分，负得0分"得三名选手的得分之和为每次比赛双方的得分和2乘以比赛局数6=12由于"个人的总分都不相同"排除第一名的积分为3(3 2 1 0=6)或4(4 3 2 1=10)由"没有人全胜"得最高分不为6,故最高分为5其他三人分数之和为7,只可能为4,2,1或4,3,0故分数可能为5(2胜1平),4(2胜1负或1胜2平),2(1胜2负或2平1负),1(1平2负)平局数分别为1和3或为5(2胜1平),4(2胜1负),3(1胜1平1负),0(3负)平局数为1故选B其实想出一种1平的情况就不用再算了
在延时开始的时候取得一次系统时间,在延时过程中用新的系统时间减去开始时取得的时间,得到延时时间

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4，如何约束 既做时钟又做数据的信号

特权同学的《SDRAM时钟相移估算》针对SDRAM的相移设置做了一些介绍，也列举了一个活生生的例子进行讲解。很多朋友在实际应用中即便对SDRAM的时序模型熟悉了，当可能仍然不知道在TimeQuest这个工具上如何进行时序约束和分析，尤其对于这个SDRAM专用时钟的约束分析。本文就是要和大家来探讨实际应用中如果使用TimeQuest进行SDRAM时钟约束。 这个实例中，PLL的输出时钟clk1为100MHz，相移为0ns。PLL的输出时钟clk2为100MHz，相移为1.5ns（具体为什么不是本文讨论的重点，可以参考《SDRAM时钟相移估算》）。同时，这个clk1作为FPGA内部SDRAM控制器的时钟，而clk2输出到外部连接到SDRAM的时钟管脚。为了说明问题，我们首先会给这个作为SDRAM时钟的sdram_clk信号使用Set Maximum Delay与Set Minimum Delay添加时序约束：set_max_delay -from [get_clocks set_min_delay -from [get_clocks 该约束的意义就是希望PLL的输入时钟_clk2到sdram_clk管脚上的延时在1ns~5ns。然后我们得到的Setup slack分析结果如图1所示。图1 _clk2到sdram_clk路径延时为1.567ns。 下一步我们要产生一个名为SDRAMCLK的生成时钟，用于SDRAM数据、地址等信号的时序约束。这个生成时钟的约束有讲究，却并不难。如图2所示，命名为SDRAMCLK，时钟源（Source）选择PLL的输出时钟clk2，目的时钟（Targets）选择连接到SDRAM上的sdram_clk。图2 约束完成后产生约束脚本如下：create_generated_clock -name 然后就可以使用生成时钟SDRAMCLK约束相关的数据总线或地址总线。例如可以对数据信号进行约束：set_input_delay -add_delay -max -clock [get_clocks set_input_delay -add_delay -min -clock [get_clocks {SDRAMCLK}] -2.000 [get_ports {sdram_data[0]}]
特权同学的《sdram时钟相移估算》针对sdram的相移设置做了一些介绍，也列举了一个活生生的例子进行讲解。很多朋友在实际应用中即便对sdram的时序模型熟悉了，当可能仍然不知道在timequest这个工具上如何进行时序约束和分析

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