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1，PADS在添加差分对时距离是6mil但是在动态设计的时候距离就

请注意，你这个很有可能是被规则限制了，什么意思了，如果你规则限制走线之间的网络间距为8MIL但是你在差分上又是6MIL这样规则就出错了，它还是遵从最高权限规则限制的~~~
你好！是不是跟线宽设置有关系打字不易，采纳哦！

PADS在添加差分对时距离是6mil但是在动态设计的时候距离就

2，差分线换层打地孔间距要求

差分线换层打地孔间距要求：1、8/8mil，过孔选择12mil(0.3mm)。2、6mil，过孔选择12mil(0.3mm)。3、4/4mil，过孔选择8mil(0.2mm)。4、3.5/3.5mil，过孔选择8mil(0.2mm)。5、2/2mil，过孔选择4mil(0.1mm，激光打孔)。用Saturn工具来算一下过孔载流，采用IPC2152修正后的规范。

差分线换层打地孔间距要求

3，50分求教PCB差分线和覆铜问题

问题1：没有必要，因为内层已经可以把VCC连接起来了。顶层和底层还是给GND覆铜比较好，减少干扰。问题2：要根据你的板材、板的介电常数、走线长度、铜厚，再加上你定义的线宽、线间距等确定的。具体请去查找计算公式。板材决定了介电常数，铜厚一般都有规定，这2个参数请咨询你的制板厂家。
搜一下：50分求教，PCB差分线和覆铜问题

50分求教PCB差分线和覆铜问题

4，差分信号传输距离有多远

其实这个情况建议您把伺服接在PLC附近，毕竟伺服线可以长些。我PLC定位模块和伺服基本最长也就3米左右。另外我们是用的双绞屏蔽线，屏蔽层都接好主要是防干扰。但我用CNC接伺服最长到过10米.也是屏蔽双绞线，不过是和柔电缆。普通电缆也可以，但进口的质量上好的多。但是你可以看看伺服编码器反馈线，因为他编码器也是差分信号5V的，我最长的伺服反馈线28~30米。走拖链。这种做了起码几百台，最长的现在起码用了10几年没什么问题，除非线折断。但你屏蔽和双绞一定弄好。

5，pcb差分信号线宽和线间距怎么计算

线宽的关系不大，除非是对高频阻抗有特殊要求的。线间距关系到差分信号2线间的电容，有专门的计算方式，由于公式很复杂就不贴了。PCB的差分信号布线，主要考虑2条信号线要并行布线，线的长度尽量相同。线的周围不要有强电场磁场信号
1、如果已知控制阻抗值，那么可以使用si9000软件反推适当的线宽与线距； 2、当然需要考虑多方面的因素，如介质厚度、参考层、铜厚等；

6，1g差分信号允许不等长多少

看速率，一般125M的速率可以不等长。但是也不要误差太大，比如超过2-3mm，300多M的速率到1G或更高速率需要严格等长，5-10mil以内，速率越高，要求越严。看你差分信号上的频率是多少了，一般的USB2.0的，长度误差在20nmil内就可以了，如果是SATA的，最是5mil的。最好是等长走线。这个不是必需的。长度差大一点没有关系。比如80mil都没有关系的。等长差距最好控制在2mm以下，由于同组差分正负线间距相同，一般可以2mm以内，不同组差分就要走蛇形线。

7，altium designer 09 布差分走线时如何控制差分走线上的过孔之间的距

1.将差分线新建一个NET CLASSES。2.新建差分规则选NET CLASS。选刚刚新建的NET CLASSES3.在CLEARANCE里增加过孔间距规则4.OK，这样就会按CLEARANCE里增加的过孔间距走线了。
我遇到的问题是不能随意设置差分过孔间距，问题的原因在于走线的时候有obstacles，软件不能继续走线，解决方法：在走线的时候，按“Tab”键，将routing confict resolution下的current mode改选为ignore obsacles。

8，差分线走线间距要遵守3w原则吗

差分信号传输有很多优点，如：　　· 输出驱动总的dI/dr会大幅降低，从而减小了轨道塌陷和潜在的电磁干扰；　　· 与单端放大器相比，接收器中的差分放大器有更高的增益；　　· 差分信号在一对紧耦合差分对中传输时，在返回路径中对付串扰和突变的鲁棒性更好；　　· 因为每个信号都有自己的返回路径，所以差分新信号通过接插件或封装时，不易受　　到开关噪声的干扰；　　但是差分信号也有其缺点：首先是会产生潜在的EMI，如果不对差分信号进行恰当的平衡或滤波，或者存在任何共模信号，就可能会产生EMI问题；其次是和单端信号相比，传输差分信号需要双倍的信号线。
我也不确定，还是看看专业人士怎么说。

9，DDR2的走线规则

时钟线包括　MEM_CLKOUT#0、MEM_CLKOUT0、MEM_CLKOUT#1、MEM_CLKOUT1，MEM_CLKOUT#2、MEM_CLKOUT2；　MEM_CLKOUT#3、MEM_CLKOUT3、MEM_CLKOUT#4、MEM_CLKOUT4、MEM_CLKOUT#5、MEM_CLKOUT5。　DDR2时钟线走线规则　分线对与对之间的间距为20mil min；　DDR时钟线对其他线的间距为20mil min；　北桥Breakout出来4mil，差分线对内间距6mil min，长度控制1000mil以内。再出来线宽6.5mil，差分线对 内两根线的间距为5mils，蛇形线间距为20mils；　DDR2时钟线走线长度约束规则　差分线对内两根线±10mils；　每个DIMM三对差分线匹配在50mils内，即最大值减最小值不大于50mils；所有线长在2850mils和6500mils间　阻抗控制：　70Ω±10%(差分线)

10，DDR400 Layout准则

1．时钟信号（1） 差分布线，差分阻抗100欧姆，差分线误差±5mil。（2） 与其它信号的间距要大于25mil，而且是指edge to edge的间距（3） CLK等长，误差±10mil。2．数据信号：（1） 数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。（2） DQ和DQM为点对点布线，（3） DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。（4） 组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。（5） DQS与DDR2_CLKP等长，误差±5mil。（6） 不同组信号间距：大于20mil（edge to edge的间距）（7） DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方（8） 尽可能减少过孔（9） 叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度（10） 信号走线长度，不超过2500mil3．控制信号和地址信号：(1) 组内间距要大于12mil，而且是指edge to edge的间距(2) 所有控制线须等长，误差±10mil。(3 不同组信号间距：大于20mil（edge to edge的间距）4．其它信号DDR_VREF走线宽度20mil以上。
设计之前需要查看该ddr芯片的手册，清楚哪些信号需要等长或者阻抗设计。然后通过polar等仿真软件计算阻抗线宽和间距，一般是控制90ohm阻抗。

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