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1，小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

专业解答：汗，你这种问题很值钱的，先不说10分，就是给钱别人不一定愿意回答。简单回答你吧：1：阻抗由驱动芯片决定，你不是主板设计，看你是一些嵌入式小板卡，这种一般要求也低，不需要这么严格。2：DDR布线等长即可，先布DDR，其他的后面再设计。

小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

2，PCB设计中DDR2阻抗匹配问题

亲，阻抗跟串电阻没关系好么？跟板厚，线宽，线距有关系好么？走多大线宽和线距达到该阻抗可以通过软件算出来好么？=======CAS#,RAS#,CS#,WE#,CKE#,BA0-BA2要和地址信号A0-A12一起做等长，同样，要绕等长的还有数据信号D0-D12

PCB设计中DDR2阻抗匹配问题

3，PCB设计中DDR2阻抗匹配问题

一般 22 或者33R 的电阻即可。
亲，阻抗跟串电阻没关系好么？跟板厚，线宽，线距有关系好么？走多大线宽和线距达到该阻抗可以通过软件算出来好么？=======CAS#,RAS#,CS#,WE#,CKE#,BA0-BA2要和地址信号A0-A12一起做等长，同样，要绕等长的还有数据信号D0-D12再看看别人怎么说的。

PCB设计中DDR2阻抗匹配问题

4，大家是怎么进行DDR3的PCB布线

观看此视频后，您将获得最重要的信息，这将帮助您模拟自己的PCB布局。 我们将使用Cadence Sigrity，SystemSI，SPEED2000和Allegro。 00:00 / 01:28:0370% 快捷键说明 空格: 播放 / 暂停Esc: 退出全屏 ↑: 音量提高10% ↓: 音量降低10% →: 单次快进5秒 ←: 单次快退5秒按住此处可拖拽 不再出现 可在播放器设置中重新打开小窗播放快捷键说明

5，阻抗怎么算啊

你好,推荐 在计算差分阻抗的时候和上面计算类似,除所需要的通过走线阻抗要求来计算出 线宽的目标除线宽还有线距,在此不列出 选用的图是 在计算差分阻抗注意的是: 1,在满足DDR2 clock 85Ohm~1394 110Ohm差分阻抗的同时又满足其单端阻抗, 因此 这里有PDF格式的详细介绍 http://www.baidu.com/baidu?wd=%D7%E8%BF%B9%BC%C6%CB%E3&q=3
阻抗 Z=R+JX

6，在DDR的PCB布线中提到数据线可以分组等长各组之间可以不等长那怎样

一位同事讲：但是有一个比较值，就是CLK的长度要大于address，address要大于data（may be wrong）。 同组间相等。组间的差别不能大于10mm。 有网友表示，DDR数据线用DQS来锁存，因此要保持等长。地址、控制线用时钟来锁存，因此需要和时钟保持一定的等长关系，一般等长就没有什么问题。阻抗方面，一般来说DDR需要60欧姆，DDR2需要50欧姆，走线不要打过孔，避免阻抗不连续。串扰方面，只要拉开线距，一层信号一层地，就不会出问题。也有网友表示他们模拟DDR2的结果：时钟对线长误差小于0.5mm；最大长度小于57mm；时钟线与相对地址线的长度差小于10mm。 李宝龙表示，无论是PCB上使用芯片还是采用DIMM条，DDR和DDRx(包括DDR2，DDR4等)相对与传统的同步SDRAM的读写，主要困难有三点：第一，时序。由于DDR采用双沿触发，和一般的时钟单沿触发的同步电路相比，在时序计算上有很大不同。DDR之所以能实现双边沿触发，其实是在芯片内部做了时钟的倍频，对外看起来，数据地址速率和时钟一样。为了保证能够被判决一组信号较小的相差skew，DDR对数据DQ信号使用分组同步触发DQS信号，所以 DDR上要求时序同步的是DQ和DQS之间，而不是一般数据和时钟之间。另外，一般信号在测试最大和最小飞行时间Tflight时，使用的是信号沿通过测试电平Vmeas与低判决门限Vinl和和高门限Vinh之间来计算，为保证足够的setup time和hold time，控制飞行时间，对信号本身沿速度不作考虑。而DDR由于电平低，只取一个中间电平Vref做测试电平，在计算setup time和hold time时，还要考量信号变化沿速率slew rate，在计算setup time和hold time时要加上额外的slew rate的补偿。这个补偿值，在DDR专门的规范或者芯片资料中都有介绍。第二，匹配。DRR采用SSTL电平，这个特殊buffer要求外接电路提供上拉，值为30～50ohm，电平VTT为高电平一半。这个上拉会提供buffer工作的直流电流，所以电流很大。此外，为了抑制反射，还需要传输线阻抗匹配，串连电阻匹配。这样的结果就是，在DDR的数据信号上，两端各有10～22ohm的串连电阻，靠近DDR端一个上拉；地址信号上，发射端一个串连电阻，靠近DDR端一个上拉。第三，电源完整性。DDR由于电平摆幅小(如SSTL2为2.5V，SSTL1为1.8V)，对参考电压稳定度要求很高，特别是Vref和VTT，提供DDR时钟的芯片内部也常常使用模拟锁相环，对参考电源要求很高；由于VTT提供大电流，要求电源阻抗足够低，电源引线电感足够小；此外，DDR同步工作的信号多，速度快，同步开关噪声比较严重，合理的电源分配和良好的去耦电路十分必要。1.CLK等长长度为X，最长的和最短的相差不超过25mils2.DQS长度为Y，和CLK比对，Y要在[X-1000,X+1000mils]这个区间3.DM、DATA长度为Z，和各组的DQS比对，Z要在[Y-25,Y+25mils]区间里面4.A/C信号（control & command信号）长度为K，和CLK比对，K要在[X-1500,X+2000mils]范围内5.阻抗控制：DQ DQS DM CONTROL COMMAND CLK阻抗为55ohm±15%即（47--63ohm）1.走线分组 ARM系统中内存一般为32位或者16位，通常使用一片或者两片内存芯片组成。可以将数据线分成一组，两组或者4组。 一组的分法：DATA0-31,DQS0-3,DQM0-3作为一组; 两组的分法：DATA0-15,DQS0-1,DQM0-1为一组，DATA16-31,DQS2-3,DQM2-3为一组; 四组的分法：DATA0-7,DQS0,DQM0为一组，DATA8-15,DQS1,DQM1为一组，DATA16-23,DQS2,DQM2为一组，DATA23-32,DQS3,DQM3为一组。 具体分几组，可以根据芯片数量和走线密度来确定。布线的时候，同一组的信号线必需要走在同一层。剩下是时钟信号，地址信号和其它的控制信号，这些信号线为一组。这组信号线尽量在同一层布线2.等长匹配 a. DDR的DATA0-31,DQS0-3,DQM0-3全部等长匹配，不管分为一组还是两组或四组。误差控制在25mil。可以比地址线长，但不要短。 b. 时钟信号，地址信号和其它的控制信号全部等长匹配，误差控制在50mil。另外如果是DDR时钟，要按照差分线要求来走线，两条时钟线的长度要控制在2.5mil的误差内，并且尽量减小非耦合的长度。时钟线可以比地址和其它信号线长20-50mil。3.间距 间距的控制要考虑阻抗要求和走线的密度。通常采用的间距原则是1W或者3W。如果有足够的空间来走线，可以将数据线按3W的间距来走，可以减小很多串扰。如果实在不行至少要保证1W的间距。除此之外，数据线与其它信号线的间距至少要有3W的间距，如果能更大则更好。时钟与其它的信号线的间距至少也要保持 3W，并尽可能的大。绕线的间距也可以采用1W和3W原则，应优先用3W原则。

7，DDR2的走线规则

时钟线包括　MEM_CLKOUT#0、MEM_CLKOUT0、MEM_CLKOUT#1、MEM_CLKOUT1，MEM_CLKOUT#2、MEM_CLKOUT2；　MEM_CLKOUT#3、MEM_CLKOUT3、MEM_CLKOUT#4、MEM_CLKOUT4、MEM_CLKOUT#5、MEM_CLKOUT5。　DDR2时钟线走线规则　分线对与对之间的间距为20mil min；　DDR时钟线对其他线的间距为20mil min；　北桥Breakout出来4mil，差分线对内间距6mil min，长度控制1000mil以内。再出来线宽6.5mil，差分线对 内两根线的间距为5mils，蛇形线间距为20mils；　DDR2时钟线走线长度约束规则　差分线对内两根线±10mils；　每个DIMM三对差分线匹配在50mils内，即最大值减最小值不大于50mils；所有线长在2850mils和6500mils间　阻抗控制：　70Ω±10%(差分线)

8，DDR2等长与阻抗哪个更重要

等长重要点！因为过EMC的时候如过信号过强，可以通过端接匹配接匹配电阻！从这个手段来讲，等长重要些！但是另一个角度说，阻抗又重要些，比如你用的DDR速度不是最高速，那么等长公差就可以设置长些！以上，看你侧重哪方面，很多时候都是取个中间平衡，尽量按照规格来做！
设计之前需要查看该ddr芯片的手册，清楚哪些信号需要等长或者阻抗设计。然后通过polar等仿真软件计算阻抗线宽和间距，一般是控制90ohm阻抗。
都重要，都会造成稳定性问题。LZ是RD么？设计什么的？1、CLK差分信号对间需要等长，CLK信号相位和幅度有问题。CLK和ADDRESS和COMMOND之间尽量等长，长度误差spec在DATASHEET上会有。不等长会导致latch地址和命令的setup time、holdtime超出要求而误抓电平。CLK和DQS有长度误差要求，道理同上。并行多颗粒DDR2设计各组CLK间也要等长。总之等长会影响信号的latch位置，如果长度差过大会导致抓取错误。2、阻抗匹配问题会影响信号品质，阻抗的统一性是很重要的。这个在《高速信号设计》一书中会有详细说明。一般会采取源端匹配方式增加匹配电阻，电阻取值应该根据DDR2控制器输出端阻抗以及layout走线阻抗进行计算。小弟也是工程师，可以一起探讨哦，这个很有意义

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