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1，fpga 5比特加法器消耗多少资源

基本不耗资源，大概占用一个CLB，以现在主流FPGA动辄成千上万CLB的芯片来说，消耗的资源少于1%。
不会，如果确定相加后不溢出就不用考虑

fpga 5比特加法器消耗多少资源

2，赛灵思的FPGA哪一款有很多的硬件乘法器

S6 最大的一颗 150 有 180个DSP。可以用V6 或者 k7 。也可以用 altera 的 c5
有多种方式，可以直接在硬件描述语言中使用乘法号*，编译环境会自动根据你选用的fpga芯片调用相应的硬件乘法器资源。或者还可以直接调用ip core的乘法器模块，设置相应的参数以及面积速度优化等即可。通常情况下，为了程序在不同fpga芯片上的移植方便，和专用乘法器的设计，考虑到fpga的资源一般还算丰富的条件下，自己编写乘法器模块。

赛灵思的FPGA哪一款有很多的硬件乘法器

3，一个小的算法占用FPGA多少资源

这样问问题怎么回答。。。你是什么算法呢，而且要看你怎么设计了，要是面积优先可能占用的资源小一点，而要是速度优先的话加入一些流水机制会比较消耗里面的逻辑资源的，而且你的FPGA比较低端的话可能还放不下的
我个人认为 fpga的算法实现与c的算法有一定关联 但有区别 有些黄金算法在硬件语言描述时很费力，不一定好用 也只有理论联系实践，从实践中来到实践中去，
看你有多小了，FPGA的编程软件不是可以现实消耗多少资源吗？直接编译下看看不就知道了。
具体来说，fpga的乘法资源较稀缺，所以看你的程序里面用到了多少个乘法器， altera系列一般是18*18位的乘法器，从几十个到上百个不等。所以你编程的时候要特别注意，能用移位的最好用移位。

一个小的算法占用FPGA多少资源

4，FPGA的问题 我在网上需找到的一种基于FPGA的算法说是要用到

首先，FPGA内部的多路选择器、异或门通常都是用查找表（LUT）实现的，当然也有独立实现的。我自己写的FPGA程序，一般只要寄存器(REG)资源够，都是能够综合下的，前提是你的逻辑部分消耗资源不复杂。但如果逻辑很复杂的话，要考虑查找表够不够了。如果你选的器件，一个LE有一个查找表，那么很显然LE数目要大于查找表的数目才行。 具体到器件上，一个LE有几个查找表，查找表是几位的（通常是16x1），要看器件手册。不过，建议你选器件的时候，不要纠结于有多少个LE，这有什么用？直接看LUT和REG够不够就好了嘛！例如Spartan XC3S500E，LUT和REG比例为1:1,有9300多个，应该够用了。Altera的EP3C10E144C8N，一个LE对应一个16位LUT和一个REG，LE共有10000多个，也够用了
用fpga实现算法，简单理解就像用c语言实现算法一样。不过fpga用硬件描述语言，如verilog等。可以根据算法先用c实现，然后再用verilog实现。c和verilog有种一一对应的关系。综合之后有需要可以进行布局，约束和优化等。因为fpga可以并行执行，所以实现算法要比cpu类型的器件（如dsp、mcu等）有优势。
5517，一般情况下一个LE是由一个LUT加一个进位逻辑和一个Register 组成的

5，fpga中乘法器位宽怎么确定

1、理论上大于10m就ok了，但是实际中肯定要留有余量的，40m可以，主要看你的主频能做到多少了。2、不管是正数还是负数，在FPGA中最好都用补码表示。3、截位当然是截断最低的位，高位截断了数据就错了。还有问题就是你这样做肯定只能用并行的方法来做了，因为你用大于10m的采样频率，如果你用10阶的FIR滤波器，同时需要9个乘法器，不知道你的数据是多少位的，也不知道你的FIR是多少阶的，如果位数宽，且阶数多的话，你的FPGA可能没有这么多的乘法器，还有不知道FPGA里面的乘法器是不是补码乘法器，如果不是的话，你的数据表示方法如果用补码的话，乘法之前要求原码，乘法器之后还要再求补码，可能得不偿失，这样的话可以考虑用原码表示整数和负数。关于补充:你的第一个问题没有提到时钟频率啊。如果你的时钟频率比采样频率高很多的话，就可以用串行的方法来做，这样的话需要很高的时钟频率，但是省资源(乘法器和加法器)，如果你没有很高的时钟，只能串行做，这种方法适用于时钟频率等于或者略大于时钟频率。硬件类一般都上硬之城看那里比较专业，专业的问题专业解决，这是最快的也是最好的方法，好过自己瞎搞，因为电子元器件的电子型号那些太多了一不小心就会弄错，所以还是找专业的帮你解决。
你最好仔细研究一下数的补码表示和运算法则。这个会告诉你完整的答案。 很对。就是这样的。它有一套法则。比如1111 1111 是表示-1,你加0000 0001就变成0了，这个是正确的。但是0111 1111（+127）,你加0000 0001就成1000 0000（-128）了,这个明显不对，这就发生了溢出错误，说明位数不够。注意这些就行了。乘法复杂一些，不过也是通过各种移位，相加完成的。

6，fpga ram占用什么资源

紧耦合存储器、缓存以及普通on-chip-memory在物理上都是由FPGA内部的RAM资源实现的，但是紧耦合存储器能提供甚至比缓存更高的访问速度，其原因在于NiosII处理器对它们的访问方式不同(见：NiosII内存组织架构图)。NiosII处理器不但提供了通用的指令和数据主端口(instruction and data master port)还提供了紧耦合的指令和数据主端口(tightly coupled instruction and data master port)。通用的指令和数据主端口是直接挂在Avalon总线上的，可以满足不同速度存储器的需求，因此所有类型的存储器 (on-chip-memory, SDRAM, FLASH) 都可以通过它来访问；而紧耦合的指令和数据主端口则是通用的指令和数据主端口的一种简单高效的实现，它只能访问on-chip-memory，因为简单高效所以高速。
fpga的资源就是指查找表和寄存器，加上嵌入的ram，dsp等硬核。 ram和reg当然是不同的，fpga里面的ram分成block ram和distributed ram，block ram是嵌入的ram块，就如你说的m9k，m4k；distributed ram是分布式ram，即用fpga里的寄存器和查找表构成。也就是说ram可以由reg构成，但是ram不能直接当寄存器组用。比如你设一个reg[7:0] mem[0:255]，在一个时钟里你可以直接访问所有的数据，但是ram里面你一次只能访问一个地址的数据。还有ram一般数据宽度不能设置太大，很消耗资源。 合理的使用distributed ram可以很好的减少fpga资源使用。

7，fpga的dsp内核有哪些资源

生成的时候可以自己选择的，如risc内核，内存，timer，dma控制器等
fpga： 时序控制能力强。（时序能力强，没有指令周期，速度快）控制能力较强（由于没有指令集，不如arm和单片机）。数字信号处理及算法弱（这里讲的弱是指内部不集成dsp的前提下）dsp：时序控制能力较弱。（没办法。有了指令集，就有指令周期。而且受到时钟约束）控制能力较强（有指令集。但是不是专业搞控制的）数字信号处理及算法强（专业特长嘛）dsp和fpga开发的概述：dsp，专用电路（内部结构已经固定）通过对ram内部的指令和数据工作（这个是cpu和arm等等的工作方式）所以开发遵循嵌入式软件的设计原则。调试应更注重于算法的实现。fpga，asic一种,经典fpga的内部结构是寄存器+组合逻辑（查找表）。最后是按照逻辑电路进行设计。所以是属于硬件设计原则。调试除了需要关心功能以外，还需要关心电路方面的特性。比如说延迟，整体功率等等。开发工具：dsp仿真器，开发板。仿真器比较多，网上查吧，dsp仿真器，网上大堆的，嫌不够正规，ti网站自己找教程和datasheet。fpga：开发工具比较多，他分成综合工具，仿真工具和开发板，综合工具altera的quartus和xilinx的ise以及synplicity的synplify用的比较多。仿真么，modelsim，时序仿真利器。也是网上去找吧。多滴很~~技术支持你不用担心~ti和xilinx和altera的支持非常非常地道。就一个问题。英文要好。至少你能静下心来看。上了他们的网站。你就知道什么叫专业。fpga还好，因为就几家大公司才有能力出。dsp么，具体问题具体分析咯。选择策略方面。这个是经验谈啊：不能绝对的说。dsp么，专业性比较强。而且的确能做别的ic做不了的事情（人家里面乘法器资源没话说稳定性和效率在数字信号处理这块基本无人能出其右）fpga呢相对来说可以运用的面比较广泛（不过也是近期的事情。其实fpga很早就有。只是当初设计领域都是通信方面的。现在有集成cpu和dsp以及公司提供的软核的强力支持，设计面越来越广）。

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