1，FPGA中浮点数乘法和加法IP核计算需要花多少

如果是IP软核,写成基本没啥差别。IP硬核,是F P G A厂家已经做好的电路,只能用,不可改写。
搜一下：FPGA中浮点数乘法和加法IP核，计算需要花多少

FPGA中浮点数乘法和加法IP核计算需要花多少

2，请教三角函数计算在FPGA中如何实现

先将你要计算的数值和最终取值分配到自己定义的D0.....Dn中，然后用函数运算指令直接计算和发送就可以了，最后将结果发送到你要取值的数字寄存器中就可以了。在有问题就补充，记得给悬赏。

请教三角函数计算在FPGA中如何实现

3，特权同学fpga设计1616乘法器的一个问题

[31:16]才是16位好么。[1:0]是2位的，你再算算吧你写的yout_r[31:15]是一个17位宽的了
搜一下：特权同学fpga设计16*16乘法器的一个问题

特权同学fpga设计1616乘法器的一个问题

4，一个小的算法占用FPGA多少资源

这样问问题怎么回答。。。你是什么算法呢，而且要看你怎么设计了，要是面积优先可能占用的资源小一点，而要是速度优先的话加入一些流水机制会比较消耗里面的逻辑资源的，而且你的FPGA比较低端的话可能还放不下的

5，请教三角函数计算在FPGA中如何实现

先将你要计算的数值和最终取值分配到自己定义的D0.....Dn中，然后用函数运算指令直接计算和发送就可以了，最后将结果发送到你要取值的数字寄存器中就可以了。在有问题就补充，记得给悬赏。
任务占坑

6，FPGA实现FIR滤波器时系数位宽怎么确定

1、理论上大于10m就ok了，但是实际中肯定要留有余量的，40m可以，主要看你的主频能做到多少了。2、不管是正数还是负数，在FPGA中最好都用补码表示。3、截位当然是截断最低的位，高位截断了数据就错了。还有问题就是你这样做肯定只能用并行的方法来做了，因为你用大于10m的采样频率，如果你用10阶的FIR滤波器，同时需要9个乘法器，不知道你的数据是多少位的，也不知道你的FIR是多少阶的，如果位数宽，且阶数多的话，你的FPGA可能没有这么多的乘法器，还有不知道FPGA里面的乘法器是不是补码乘法器，如果不是的话，你的数据表示方法如果用补码的话，乘法之前要求原码，乘法器之后还要再求补码，可能得不偿失，这样的话可以考虑用原码表示整数和负数。 关于补充:你的第一个问题没有提到时钟频率啊。 如果你的时钟频率比采样频率高很多的话，就可以用串行的方法来做，这样的话需要很高的时钟频率，但是省资源(乘法器和加法器)，如果你没有很高的时钟，只能串行做，这种方法适用于时钟频率等于或者略大于时钟频率。硬件类一般都上硬之城看那里比较专业，专业的问题专业解决，这是最快的也是最好的方法，好过自己瞎搞，因为电子元器件的电子型号那些太多了一不小心就会弄错，所以还是找专业的帮你解决。

7，fpga中乘法的使用问题

*当然可以综合，肯定要消耗LE，能生成电路。IP核是调用的硬件乘法器，是独立的，不占用LE。硬件乘法器的性能是要优于LE的。/号不一定能综合，要看厂家综合器，QuartusII下是可以综合的。
你好！*应该是可综合的吧。。消耗LE的时候就没消耗乘法块了吧。。用语句写的应该是消耗LE的。。打字不易，采纳哦！

8，fpga小数乘法怎么搞

看看开发环境下是否有支持浮点数乘法的IP核,如果有,得先搞清楚端口、时序,再使用.如果没有,可以通过扩大2的N次方倍的方式近似计算.比如,0.2134扩大65536倍（相当于左移16位）,变为13985.3824,可以去掉小数部分,近似为13985（如果精度还不够,可以继续增大N值,当然,位宽增大,资源消耗增加,需权衡FPGA的资源）,对于1023.4,则可以扩大1024倍（相当于左移10位）,变为1047961.6,可以近似为1047961,然后用 一般的整数乘法器计算13985*1047961,得到结果后,始终记住结果扩大了2的26次方倍.

9，FPGA中如何利用其中的乘法器

可以用开发工具里面带的IP，调出元件进行进行连接就可以用了。或者用例化语句应用。用语言调用可用下面的语句Library UNISIM;use UNISIM.vcomponents.all;-- <-----Cut code below this line and paste into the architecture body----> -- MULT18X18: 18 x 18 signed asynchronous multiplier -- Virtex-II/II-Pro, Spartan-3 -- Xilinx HDL Language Template version 6.3i MULT18X18_inst : MULT18X18 port map ( P => P, -- 36-bit multiplier output A => A, -- 18-bit multiplier input B => B -- 18-bit multiplier input ); -- End of MULT18X18_inst instantiation
有多种方式，可以直接在硬件描述语言中使用乘法号*，编译环境会自动根据你选用的fpga芯片调用相应的硬件乘法器资源。或者还可以直接调用ip core的乘法器模块，设置相应的参数以及面积速度优化等即可。通常情况下，为了程序在不同fpga芯片上的移植方便，和专用乘法器的设计，考虑到fpga的资源一般还算丰富的条件下，自己编写乘法器模块。

10，fpga中乘法器位宽怎么确定

1、理论上大于10m就ok了，但是实际中肯定要留有余量的，40m可以，主要看你的主频能做到多少了。2、不管是正数还是负数，在FPGA中最好都用补码表示。3、截位当然是截断最低的位，高位截断了数据就错了。还有问题就是你这样做肯定只能用并行的方法来做了，因为你用大于10m的采样频率，如果你用10阶的FIR滤波器，同时需要9个乘法器，不知道你的数据是多少位的，也不知道你的FIR是多少阶的，如果位数宽，且阶数多的话，你的FPGA可能没有这么多的乘法器，还有不知道FPGA里面的乘法器是不是补码乘法器，如果不是的话，你的数据表示方法如果用补码的话，乘法之前要求原码，乘法器之后还要再求补码，可能得不偿失，这样的话可以考虑用原码表示整数和负数。关于补充:你的第一个问题没有提到时钟频率啊。如果你的时钟频率比采样频率高很多的话，就可以用串行的方法来做，这样的话需要很高的时钟频率，但是省资源(乘法器和加法器)，如果你没有很高的时钟，只能串行做，这种方法适用于时钟频率等于或者略大于时钟频率。硬件类一般都上硬之城看那里比较专业，专业的问题专业解决，这是最快的也是最好的方法，好过自己瞎搞，因为电子元器件的电子型号那些太多了一不小心就会弄错，所以还是找专业的帮你解决。
你最好仔细研究一下数的补码表示和运算法则。这个会告诉你完整的答案。 很对。就是这样的。它有一套法则。比如1111 1111 是表示-1,你加0000 0001就变成0了，这个是正确的。但是0111 1111（+127）,你加0000 0001就成1000 0000（-128）了,这个明显不对，这就发生了溢出错误，说明位数不够。注意这些就行了。乘法复杂一些，不过也是通过各种移位，相加完成的。

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