74hc393能进行多少分频，74HC292 几分频
来源：整理 编辑：亚灵电子网 2023-04-19 08:28:00
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1，74HC292 几分频
74hc193二进制加法计数的输出端qa，qb，qc，qd，，对cp信号分别有分频关系。正常计数后，输出qa为2分频，qb为4分频，qc为8分频，qd为16分频。
2，用555测电感时频器太高时 分频器芯片用那个啊
分频器有很多通常用74hc393等。可以做到16分频。如果用单片机测频率的话，可以用外部时钟输入的方式测量把你的外部频率当做时钟信号来计数，对于一般的单片机来说几M是没问题的。如果频率较低（小于1k）你可以用输入捕获的方式来测量。
3，用非门74hc04与无源晶振产生时钟信号怎么和分频电路连接
非门74hc04与无源晶振产生时钟信号，74hc04电源电压是2V-6V。如用5V，产生时钟信号直接输入到计数器输入就可分频。如用74hc393，或74ls393，将时钟信号直接接入74hc393的1脚，清除端要接地，就能得到二分频，四分频，八分频，十六分频。
4，74ls393和74hc393可不可以互换使用
74ls393的电源电压是5V。74hc393的电源电压范围是2V ~ 6V。在电源电压为5V时，一般情况下两芯片是可以互换使用的。hc代表的是coms，ls代表的是ttl电平。带的负载不一样。coms带负载能量较强。ls的速度较快。
5，如何将12MHZ的高频分频为1HZ具体怎么工作大概需要多长时间
硬件分频吗?可以使用计数器。我以前做过，需要的话联系我给你画图。分频成1Hz就是即刻完成的，就是说12M信号通过1秒钟，就会输出1Hz的一个完整的周期，没有什么转换延迟的。先用74HC393或者HC161、CD4020/4040等初步分频后再用锁相环或者82C54分频到1Hz可以用硬件的计数器如74HC393分频，也可以用51单片机等单片机做还可以用可编程逻辑器件FPGA或CPLD做
6，什么是三分频音响
音箱分频器是一种由电感和电容组成的组合式滤波器。如二分频器就是由一个高通滤波器和一个低通滤波器组成。三分频则又增加了一个用于中音通道的带通滤波器。滤波器在分频点附近呈现较陡斜率的衰减特性。通常把相邻曲线衰降相交叉处叫做分频点。由于滤波器的斜率不能绝对的陡峭，在分频点附近就会有一段重叠的频带，在这一段频带内，两只喇叭都有输出。理论上要求滤波器的衰减率越大越好。但是衰减率越大，元件越多，结构复杂，调整困难，且插入损耗亦越大。一般常用-6dB和-12dB的分频器。 常用的-12dB/倍频程的分频器在分频点外的1倍频程内，喇叭仍然有相当的能量；而在1.5倍频程内，喇叭的声音仍然可闻。这样，在分频点附近相当宽的一段频带内，将由两只喇叭共同发声。如果喇叭的响应是平滑的，分频器的衰减性特也是理想的，那么这一过渡过程也将是平滑的；但如果喇叭响应出现峰谷，或者分频器的互补性特不理想，则这一过渡过程会出现振荡，严重者使音像大乱。同样道理，三分频音箱将出现两个过渡过程。尤其要注意的是，绝对不能让两个过渡过程重叠，否则后果不堪设想。尽管提琴的分频趋于理想，一位高手在拉琴时仍会设法避开仅存的同音谐振，以求得更加纯真的音效。所以在两分频能满足重放频率覆盖的情况下，就不要用三分频。 一般来说，如果低音单元的重放频率上限达到6000赫兹，就可取消中音单元。例如：一只上品10英寸低音单元的重放频率范围是30赫兹－6000赫兹，一只上品高音单元的重放频率范围是1500赫兹－20000赫兹，这时用二分频器就很好，分频点可选在3000赫兹。如果再插入一只重放频率上限为8000赫兹的中音单元就没有必要了，多一个分频点就多了一份失真，成本又增加不少，分频越多，选择喇叭的难度也越大。其中得失是显而易见的。所以，用较少的扬声器单元能达到重放要求，才是好音箱。注解：音箱的分频是在单个扬声器重放频率范围无法满足放音要求的情况下采取的一种方法，并不是分频通道越多越好。相反，在扬声器重放频率达到要求的情况下应该尽量减少分频通道数。 如一个低音扬声器重放频率范围是20赫兹－7000赫兹，另一个扬声器单元重放频率是2000赫兹－20000赫兹。这时就只需采用两分频器，即一个低音单元和一个高音单元，就不要多增加一个中音单元，那样就“画蛇添足”了，反而增加重放失真度。付费内容限时免费查看回答你好，很高兴能回答您的问题。音箱分频器是一种由电感和电容组成的组合式滤波器。如二分频器就是由一个高通滤波器和一个低通滤波器组成。三分频则又增加了一个用于中音通道的带通滤波器。三分频音箱一般分为三个单元以上的音箱，其中有高音单元，中音单元和低音单元，箱体内部有分频器，对应着高中低等单元进行分频，一般这种音箱在HI-FI级别常见，由于针对不同单元的频率特性对其进行分频会使音乐中更加富有层次感，还有两分频音箱这种音响比较常见，它们是有两个单元以上，高音单元和中低音单元组成，分频器中高频不变但中频和低频是在一起的送给中低音扬声器，由于中低音是混在一起的为了表现低音扬声器必须要有一定的振幅所以在表现中音时会比三分频逊色。我们能听到的音乐信号频率在20-20KHZ之间，但一个扬声器不能很好地直接把这些信号真实的还原出来，为了得到更好的声音表现，通过分频器把20-20KHZ的信号分离出来，对应相应频率段的喇叭。三分频音箱就是用分频器分成高、中、低频段的音频信号送给相应的喇叭。高在2K-20K左右，中在1K-2K之间，低在1K以下，基本就是这样
7，数字电子高手来帮忙设计个电路高分
数字电子钟的设计（由数字IC构成）
一、设计目的
1. 熟悉集成电路的引脚安排。
2. 掌握各芯片的逻辑功能及使用方法。
3. 了解面包板结构及其接线方法。
4. 了解数字钟的组成及工作原理。
5. 熟悉数字钟的设计与制作。
二、设计要求
1．设计指标
时间以24小时为一个周期；显示时、分、秒；有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间；计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时；为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。
2．设计要求
画出电路原理图（或仿真电路图）；元器件及参数选择；电路仿真与调试；PCB文件生成与打印输出。
3．制作要求 自行装配和调试，并能发现问题和解决问题。
4．编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。
三、设计原理及其框图
1．数字钟的构成
数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图 3-1所示为数字钟的一般构成框图。
图3-1 数字钟的组成框图
⑴晶体振荡器电路
晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。
⑵分频器电路
分频器电路将32768Ｈz的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。
⑶时间计数器电路
时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。
⑷译码驱动电路
译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
⑸数码管
数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为ＬＥＤ数码管。
2．数字钟的工作原理
１）晶体振荡器电路
晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。
图3-2所示电路通过ＣＭＯＳ非门构成的输出为方波的数字式晶体振荡电路，这个电路中，ＣＭＯＳ非门Ｕ１与晶体、电容和电阻构成晶体振荡器电路，Ｕ２实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电 阻Ｒ１为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容Ｃ１、Ｃ２与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个１８０度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。
晶体XTAL的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。
从有关手册中，可查得C1、C2均为30pF。当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。
由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为10MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。
非门电路可选74HC00。
图3-2 COMS晶体振荡器
２）分频器电路
通常，数字钟的晶体振荡器输出频率较高，为了得到１Ｈz的秒信号输入，需要对振荡器的输出信号进行分频。
通常实现分频器的电路是计数器电路，一般采用多级２进制计数器来实现。例如，将３２７６８Ｈz的振荡信号分频为１ＨZ的分频倍数为３２７６８（２１５），即实现该分频功能的计数器相当于１５极２进制计数器。常用的２进制计数器有７４ＨＣ３９３等。
本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。
ＣＤ４０６０计数为１４级２进制计数器，可以将３２７６８ＨZ的信号分频为２ＨZ，其内部框图如图3-3所示，从图中可以看出，ＣＤ４０６０的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。
图3-3 CD4046内部框图
３）时间计数单元
时间计数单元有时计数、分计数和秒计数等几个部分。
时计数单元一般为１２进制计数器计数器，其输出为两位８４２１ＢＣＤ码形式；分计数和秒计数单元为６０进制计数器，其输出也为８４２１ＢＣＤ码。
一般采用10进制计数器74HC390来实现时间计数单元的计数功能。为减少器件使用数量，可选７４ＨＣ３９０，其内部逻辑框图如图 ２.３所示。该器件为双２—５－１０异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。
图3-4 74HC390(1/2)内部逻辑框图
秒个位计数单元为１０进制计数器，无需进制转换，只需将ＱＡ与ＣＰＢ（下降沿有效）相连即可。ＣＰＡ（下降没效）与１ＨZ秒输入信号相连，Ｑ３可作为向上的进位信号与十位计数单元的ＣＰＡ相连。
秒十位计数单元为６进制计数器，需要进制转换。将１０进制计数器转换为６进制计数器的电路连接方法如图3-5所示，其中Ｑ２可作为向上的进位信号与分个位的计数单元的ＣＰＡ相连。
图3-5 10进制——6进制计数器转换电路
分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Ｑ３作为向上的进位信号应与分十位计数单元的ＣＰＡ相连，分十位计数单元的Ｑ２作为向上的进位信号应与时个位计数单元的ＣＰＡ相连。
时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为１２进制计数器，不是１０的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行１２进制转换。利用１片７４ＨＣ３９０实现１２进制计数功能的电路如图3-6所示。
另外，图3-6所示电路中，尚余－２进制计数单元，正好可作为分频器２ＨZ输出信号转化为１ＨZ信号之用。
图3-6 12进制计数器电路
4）译码驱动及显示单元
计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用CD4511作为显示译码电路，选用LED数码管作为显示单元电路。
5）校时电源电路
当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。
根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图3-7所示即为带有基本RS触发器的校时电路，
图3-7 带有消抖动电路的校正电路
6）整点报时电路
一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。
根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。报时电路选74HC30，选蜂鸣器为电声器件。
四、元器件
1．实验中所需的器材：
5V电源。面包板1块。示波器。万用表。镊子1把。剪刀1把。网络线2米/人。
共阴八段数码管6个。CD4511集成块6块。CD4060集成块1块。74HC390集成块3块。
74HC51集成块1块。74HC00集成块5块。74HC30集成块1块。10MΩ电阻5个。
500Ω电阻14个。30p电容2个。32.768k时钟晶体1个。蜂鸣器。
2．芯片内部结构图及引脚图
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