wire变量要占用多少fpga资源，fpga中fifo的大小为多少才不浪费存储器资源
来源：整理 编辑：亚灵电子网 2023-04-03 23:00:09
1，fpga中fifo的大小为多少才不浪费存储器资源
FIFO设置的位宽和你选用的FPGA一致，就可以最大限度利用资源、。
2，简单的fpga读写内部ram的问题麻烦帮帮忙谢谢
不知道你现在明白了没有，我是刚学完，感觉明白了，写入数据就是wea写使能为1，然后设置地址addra的同时，设置你要输入的dina即可完成写入，因为你要控制地址和输入数据，所以对于你来说，输入数据d，与a可以设成中间变量，不可以作为输入端口，因为输入端口你是不能设置的。比如wire [1:0]a, wire[1:0] d,然后写程序来控制a和d，达到写入数据的目的。这样顶层为 ram_top(clk,rst_n ,out);即可。其他都作为中间变量。读的话要是写使能wea变为0才能读的，输入你想读的地址即可输出
3，请问FPGA 自带的wire模型如何使用
wire 就是指线网型变量，不能当做寄存器使用，在没有定义一个输入或者输出变量的类型时，被默认为wire型。在例化中可用作链接多个模块的“桥梁”。wire，生成的逻辑就是组合逻辑。那看看rtl图和ic图，都是组合逻辑门和lut构成的。reg，就是在组合逻辑后面再加一个dff。同样地，通过查看rtl图和ic图就能很直观的明白。
4，一个关于fpga的问题
你先查阅你用的FPGA本身有多少资源，你的fpga描述占用了其中多少资源（编译完成之后生成的报告中有你的描述的资源占用率一项）。然后查阅你用的FPGA所匹配的epcs是多大（一般是指资源占用率100%也能够放下的epcs容量），如果不再改动你的描述从而提高资源占有率了，你就可以按照编译报告中的资源占有率，来选择epcs的容量了。例如，与你采用的FPGA配套的epcs的容量是n的话，而你的编译报告你描述的资源占有率是25%，则你选用容量稍大于n*25%的epcs就可以了。
5，一个小的算法占用FPGA多少资源
这样问问题怎么回答。。。你是什么算法呢，而且要看你怎么设计了，要是面积优先可能占用的资源小一点，而要是速度优先的话加入一些流水机制会比较消耗里面的逻辑资源的，而且你的FPGA比较低端的话可能还放不下的我个人认为 fpga的算法实现与c的算法有一定关联 但有区别 有些黄金算法在硬件语言描述时很费力，不一定好用 也只有理论联系实践，从实践中来到实践中去，看你有多小了，FPGA的编程软件不是可以现实消耗多少资源吗？直接编译下看看不就知道了。具体来说，fpga的乘法资源较稀缺，所以看你的程序里面用到了多少个乘法器， altera系列一般是18*18位的乘法器，从几十个到上百个不等。所以你编程的时候要特别注意，能用移位的最好用移位。
6，fpga调用fifofifo深度1万多是资源会消耗很多吗一般调用是调用多大
fifo消耗的资源不仅和深度有关系，和位宽关系也很大具体的大小，根据你实际需求而设定看你用的哪种类型FPGA。有些如ALTERA的cyclone器件本身带存储器单元，如EP2C5带11K（有点忘记了，大概11K左右，即 11*1024*8bit）ROM，你不用他，他也不会变成逻辑单元做其他用处，所以无所谓资源消耗。如果不带存储单元的，那就是用逻辑单元构建起来的存储器，比较消耗资源，能小则小吧。没有什么一般调用多少。要看 1 你的设计里可能会用到多少 2 你的芯片有多少资源可以给你用能少用就少用，FPGA片内资源还是比较珍贵的如果你的位宽是8位 那么1024的深度就是1k 10000的深度的话 大概是9K多 如果位宽是16位的话 那么512的深度就是1K 以此类推再看看别人怎么说的。
7，FPGA的问题 我在网上需找到的一种基于FPGA的算法说是要用到
首先，FPGA内部的多路选择器、异或门通常都是用查找表（LUT）实现的，当然也有独立实现的。我自己写的FPGA程序，一般只要寄存器(REG)资源够，都是能够综合下的，前提是你的逻辑部分消耗资源不复杂。但如果逻辑很复杂的话，要考虑查找表够不够了。如果你选的器件，一个LE有一个查找表，那么很显然LE数目要大于查找表的数目才行。 具体到器件上，一个LE有几个查找表，查找表是几位的（通常是16x1），要看器件手册。不过，建议你选器件的时候，不要纠结于有多少个LE，这有什么用？直接看LUT和REG够不够就好了嘛！例如Spartan XC3S500E，LUT和REG比例为1:1,有9300多个，应该够用了。Altera的EP3C10E144C8N，一个LE对应一个16位LUT和一个REG，LE共有10000多个，也够用了用fpga实现算法，简单理解就像用c语言实现算法一样。不过fpga用硬件描述语言，如verilog等。可以根据算法先用c实现，然后再用verilog实现。c和verilog有种一一对应的关系。综合之后有需要可以进行布局，约束和优化等。因为fpga可以并行执行，所以实现算法要比cpu类型的器件（如dsp、mcu等）有优势。5517，一般情况下一个LE是由一个LUT加一个进位逻辑和一个Register 组成的
8，fpga ram占用什么资源
紧耦合存储器、缓存以及普通on-chip-memory在物理上都是由FPGA内部的RAM资源实现的，但是紧耦合存储器能提供甚至比缓存更高的访问速度，其原因在于NiosII处理器对它们的访问方式不同(见：NiosII内存组织架构图)。NiosII处理器不但提供了通用的指令和数据主端口(instruction and data master port)还提供了紧耦合的指令和数据主端口(tightly coupled instruction and data master port)。通用的指令和数据主端口是直接挂在Avalon总线上的，可以满足不同速度存储器的需求，因此所有类型的存储器 (on-chip-memory, SDRAM, FLASH) 都可以通过它来访问；而紧耦合的指令和数据主端口则是通用的指令和数据主端口的一种简单高效的实现，它只能访问on-chip-memory，因为简单高效所以高速。fpga的资源就是指查找表和寄存器，加上嵌入的ram，dsp等硬核。 ram和reg当然是不同的，fpga里面的ram分成block ram和distributed ram，block ram是嵌入的ram块，就如你说的m9k，m4k；distributed ram是分布式ram，即用fpga里的寄存器和查找表构成。也就是说ram可以由reg构成，但是ram不能直接当寄存器组用。比如你设一个reg[7:0] mem[0:255]，在一个时钟里你可以直接访问所有的数据，但是ram里面你一次只能访问一个地址的数据。还有ram一般数据宽度不能设置太大，很消耗资源。 合理的使用distributed ram可以很好的减少fpga资源使用。
文章TAG：
wire变量要占用多少fpga资源变量 占用 多少
