1，FPGA的最高计数频率可以达到多少

150MHz
电路上有晶振吧，你要在fpga结构语言上为它开一个输入端吧。就是常见的clk啊。所谓计数初值我也不知道你指的什么？在程序里面的话，计数器不是随你设置么？若是问计数器或寄存器的位设置，那就要看功能说明书了。

FPGA的最高计数频率可以达到多少

2，FPGA锁相环 pll 进行倍频时 有没有最高倍频的限制 cyclone 2系列的FPG

有限制1.输入时钟频率范围限制，有最大值和最小值，看datasheet2.在输入时钟满足限制的情况下，倍频的系数m和d是有限的，例如m最大是20，d最大是10那么这个pll能实现对输入频率做20倍频和10分频，例如输入1MHz时钟，做20倍频那么就可以得到20MHz时钟，分频原理是一样的所以pll是不能产生任意频率的4k的倍频，直接用1个pll是无法实现的，可以考虑pll级联，但要注意频率限制

FPGA锁相环 pll 进行倍频时 有没有最高倍频的限制 cyclone 2系列的FPG

3，Altera的FPGA最高能跑到多少MHz

Altera的FPGA那么多种型号的，每种型号当然能跑的最高频率不同了。常用到EP4CE6可以跑200MHz，没有问题。
首先要学习一门硬件描述语言，verilog或者vhdl。推荐verilog。可以参考夏宇闻的《verilog数字系统设计教程》。然后可在网上下载特权同学的“深入浅出玩转fpga”35讲视频教程。

Altera的FPGA最高能跑到多少MHz

4，关于FPGA倍频的问题

使用MegaWizared plug-in manager->create a new custom megafunction然后点开I/O 里面找ALTPLL 点next生成一个PLL就可以了具体设置看PLL的datasheet和器件的datasheet
在quartus里面放置一个pll模块，把你的时钟输入接到模块的引脚上（需要看器件pdf查pll输入脚），然后设置pll某一路输出为2倍输入，就可以用了

5，请教大家cylone4的芯片最高可以倍频到多少频率

C6等级貌似是200M吧
没错，频率上升到一定数值之后，只能走局部走线，用于接口部分
谢谢，Cyclone4的PLL也可以，但是内部的时钟频率不可能达到这么快，那他的意义是什么，只用于一些专用的数据收发口？
SPARTAN6 pll 可以输出的最大频率 1080MHz
得看芯片的速度等级
我用的是Cyclone4E这个型号的，用PLL可以倍频到1G，但是这个FPGA的时钟频率规格书上说最大270MHz，我用到300M是可以的，再快就出错了。楼下提到的通讯速度以及存储速度什么的我没接触过，不了解。我查过好多资料，一般的FPGA时钟频率都是不能达到1G的的，这是FPGA与ASIC的差距，如果你有找到，分享一下喔。

6，FPGA发出脉冲的脉宽可以时多少纳秒级微妙级

如果用50Mhz的晶振的话可以到10ns级。占空比从0到100连续可调。50MHz的晶振周期在20ns。上升沿or下降沿触发的话就是10ns的精度。另外用Xilinx的DLL和Altera的Pll可以输出更高的频率，精度还可以更高。楼主写个分频和PWM的模块就可以了。比如频率2500Hz的情况下最小脉宽0ns，连续可调，然后以晶振周期的1/2递进。always @ clk ,就是clk的上升沿和下降沿都触发。另外受器件的限制了。用PLL或者DLL的话XIlinx的Spartan 3不要超过200Mhz，ALtera的cyclon3不要超过300Mhz。
你好！同意楼上观点... 看时钟。很多芯片内部还有PLL可以对时钟倍频。纳秒级应该轻松实现，我用过的速度最高的FPGA能发出400ps脉宽的脉冲。如有疑问，请追问。
同意楼上观点... 看时钟。很多芯片内部还有PLL可以对时钟倍频。纳秒级应该轻松实现，我用过的速度最高的FPGA能发出400ps脉宽的脉冲。
完全看你的工作时钟是多少，现在的FPGA工艺跑到300-400MHz是没有问题的，即2~3纳秒。

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