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1，想为fpga接入一个时钟不知道时钟的输出幅值应该是多大了也就是

具体看你的FPGA的VCCIO供电电压是多少了。一般晶振供电应和这个电压一样。使用4脚晶体振荡器比较好。
3.3v的有源晶振.
想为fpga接入一个时钟，不知道时钟的输出幅值应该是多大了，也就是输出的高电平是多少，

想为fpga接入一个时钟不知道时钟的输出幅值应该是多大了也就是

2，FPGA 波特率和时钟周期是怎么换算的希望能讲解的清楚点谢谢

FPGA主频如果是100MHz，那么时钟周期就是10ns如果想做9600bps的信号，那么一位需要的时间是1000000000/9600 = 104167ns也就说FPGA的io翻转周期要满足这个时间，那么每一位信号的输出只要保持104167/10 = 10417个周期就可以满足9600波特率了

FPGA 波特率和时钟周期是怎么换算的希望能讲解的清楚点谢谢

3，fpga的pcie参考时钟怎么获得

你说的四个脚的晶振是有源晶振吧！一个电源脚，一个时钟输出脚，两个地脚。把晶振的时钟输出接到FPGA的时钟输入管脚就好了，看看芯片的DATASHEET。
pcie接口的视频采集解决方案，这种方案的独特之处在于系统以一片fpga（现场可编程门阵列）为核心。基于fpga的解决方案让我们能在最短时间内开发出完整的产品方案，并且便于未来快速提升性能。

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4，FPGA默认的时钟周期多少

fpga时钟周期是值硬件电路配置好后，最长路径的延迟，这个延迟就是fpga执行时的最短周期。采样周期是采样时，两个样本之间的间隔周期，完全不一样的东西。如果我没有理解错的话。
FPGA从SDRAM里面取出一个数需要一个时钟周期多，因为需要先刷新，然后才能读数据，在读数据过程中，可以是一个时钟周期，所以总的时间就多一点了。FPGA做加减法之类的运算时间要耗费多少时钟周期？ 最快1个时钟周期就可以了，看你怎么实现。

5，fpga时钟设计的代码

这个问题有点意思，而且不难。假定系统时钟为25mhz，那么1秒=25us×40000，即只要对时钟计数4万次就是1秒，60个1秒为1分钟，后面类推；在fpga外面接14个数码管作为年（4个数码管）、月（2个）、日（2个）、时（两个）、分（2）、秒（2）作为时间显示，并且作为时间的设置（校对时间），校对完后开始计数。verilog程序就是个计数器而已，并将计数结果输出做显示。闹钟就是检测设定值是否和现在计数值相等，相等就输出闹铃。程序不难的。自己写吧。

6，我想问一下 我的FPGA开发板晶振 是50m外部时钟 我想用50m作

1、直接连起来。2、FPGA输出3.3V高电平（TTL电平），单片机输出5V高电平。我试过单片机向FPGA发送数据是可以的，可以承受5V电平，但是没试过FPGA向单片机发送数据。你可以试一试。3、FPGA弱上拉设置是将输出电平拉高。可以用高于10K的电阻作为上拉电阻。4、不是。COMS型器件的高电平是将近5V，所以和COMS器件相连就需要弱上拉。
你好！直接把时钟接到FPGA的专用CLK引脚上如果你的FPGA能承受5V电平输入，而51也能接收3.3V电平的话，可以直接连，也可以选用3.3v的51弱上拉跟电平匹配没关系打字不易，采纳哦！

7，FPGA IO输出时钟抖动大概是多少

GC Global ClockCC Clock CapableGC为全局时钟脚，属于全局时钟资源，不同的芯片不同的封装其数目可能不同;CC为局部(Region)时钟角，与GC不同，CC只能为所在的Bank及/或相邻的Bank提供时钟输入;与普通IO的区别，在同步数字电路中，一种理想的情况是，各个触发器的时钟具有相同的相位(Skew)，最小的倾角(Slew)(近矩形)，而全局时钟资源正是为了这个目的而存在的，时钟由GC脚进入FPGA，由BUFG缓冲，经专门的时钟布线资料，以最小的时延差(Skew)/抖动(Jitter)到达FPGA上各Bank中供各种时序电路使用;普通IO脚也可以引时钟信号，然后绕到BUFG，驱动片上其他时序电路，但由于普通IO与BUFG间是普通布线资源且绕线，不能保证抖动/倾斜;CC脚使用的一个注意事项，不能用作LVDS等差分输出;(用作差分输入是可以的)

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