ddr阻抗一般做多少，小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

1，小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

专业解答：汗，你这种问题很值钱的，先不说10分，就是给钱别人不一定愿意回答。简单回答你吧：1：阻抗由驱动芯片决定，你不是主板设计，看你是一些嵌入式小板卡，这种一般要求也低，不需要这么严格。2：DDR布线等长即可，先布DDR，其他的后面再设计。

小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

2，PCB设计中DDR2阻抗匹配问题

一般 22 或者33R 的电阻即可。

亲，阻抗跟串电阻没关系好么？跟板厚，线宽，线距有关系好么？走多大线宽和线距达到该阻抗可以通过软件算出来好么？=======CAS#,RAS#,CS#,WE#,CKE#,BA0-BA2要和地址信号A0-A12一起做等长，同样，要绕等长的还有数据信号D0-D12再看看别人怎么说的。

PCB设计中DDR2阻抗匹配问题

3，DDR2等长与阻抗哪个更重要

等长重要点！因为过EMC的时候如过信号过强，可以通过端接匹配接匹配电阻！从这个手段来讲，等长重要些！但是另一个角度说，阻抗又重要些，比如你用的DDR速度不是最高速，那么等长公差就可以设置长些！以上，看你侧重哪方面，很多时候都是取个中间平衡，尽量按照规格来做！

设计之前需要查看该ddr芯片的手册，清楚哪些信号需要等长或者阻抗设计。然后通过polar等仿真软件计算阻抗线宽和间距，一般是控制90ohm阻抗。

都重要，都会造成稳定性问题。LZ是RD么？设计什么的？1、CLK差分信号对间需要等长，CLK信号相位和幅度有问题。CLK和ADDRESS和COMMOND之间尽量等长，长度误差spec在DATASHEET上会有。不等长会导致latch地址和命令的setup time、holdtime超出要求而误抓电平。CLK和DQS有长度误差要求，道理同上。并行多颗粒DDR2设计各组CLK间也要等长。总之等长会影响信号的latch位置，如果长度差过大会导致抓取错误。2、阻抗匹配问题会影响信号品质，阻抗的统一性是很重要的。这个在《高速信号设计》一书中会有详细说明。一般会采取源端匹配方式增加匹配电阻，电阻取值应该根据DDR2控制器输出端阻抗以及layout走线阻抗进行计算。小弟也是工程师，可以一起探讨哦，这个很有意义

DDR2等长与阻抗哪个更重要