cmos门电路上拉电阻去多少，cmos门电路输入端接电阻再接低电平输入端是什么电平
来源：整理 编辑：亚灵电子网 2023-08-16 09:13:28
1，cmos门电路输入端接电阻再接低电平输入端是什么电平
CMOS是高阻抗电路，输入端通过电阻接地就是把输入端下拉到低电平，因为这个电阻远小于输入阻抗。
2，cmos传输门的阻抗大小是多少
1~10K。cmos传输门的阻抗大小是1~10K。因为很高的截止电阻。所谓传输门就是一种传输模拟信号的模拟开关。CMOS传输门由一个P沟道和一个N沟道增强型MOSFET并联而成，工作原理 TP和TN是结构对称的器件。
3，TTL门电路上拉电阻
4，一个数字电路基础题集电极开路门74LS03驱动5个CMOS逻辑门计算上拉电
74LS03输出低电平时：最大电压0.5V，最大吸收8MA电流，上拉电阻最小值=（5-0.5）/8=0.56k，这个数值是要记住的。 74LS03输出高电平时：最大漏电流0.1mA，设计上拉电阻压降小于0.5V，电阻就是5K
5，74LS00门电路输出端的内部上拉电阻大概为多少
74LS00输出结构不是集电极开路加上拉，而是图腾柱输出结构。为了让它能产生准确的输出信号呀。也就是说你的plc是低有效的输出。
6，上拉电阻
需要用到上拉电阻和下拉电阻的情况还蛮多的， 画图比较麻烦。上拉电阻：就是从电源高电平引出的电阻接到输出1，如果电平用OC(集电极开路，TTL)或OD(漏极开路，COMS)输出，那么不用上拉电阻是不能工作的， 这个很容易理解，管子没有电源就不能输出高电平了。2，如果输出电流比较大，输出的电平就会降低（电路中已经有了一个上拉电阻，但是电阻太大，压降太高），就可以用上拉电阻提供电流分量， 把电平“拉高”。（就是并一个电阻在IC内部的上拉电阻上， 让它的压降小一点）。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。需要注意的是，上拉电阻太大会引起输出电平的延迟。（RC延时）一般CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平。下拉电阻：和上拉电阻的原理差不多， 只是拉到GND去而已。 那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。希望对你能有所帮助。
7，用TTL电路驱动CMOS电路接上拉电阻问题
没看懂你的提问。COMS电路都有一个门槛电压（3伏），超过门槛电压为高电平，TTL电路输出电阻低，输出高电平时，如果有上拉电阻，会改变电压值（分压）上拉电阻变小，输出高电平变高，反之变低。
8，I2C上啦电阻到底多大
但是CMOS电平直接加入TTL电路中是可以的，不需拉低电平。 上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！上拉是对器件注入电流，下拉是输出电流。 弱强只是上拉电阻的阻值不同，没有什么严格区分。电压个单片机高电平电压匹配，低速100khz的i2c上拉一般是10k，高速i2c（400kz）上拉选择1k
9，oc门上拉电阻值如何确定
oc门是一种可以实现线与功能的门电路，他的输出端是三极管的集电极悬空。上拉电阻主要这样确定，上拉电源vcc-rih>voh, vcc-ril根据OC门允许流经的最大电流值，取其中的二分之一到三分之二之间的电流值，根据电源的电压计算出拉电阻的值。电流值取之过大要耗能，增加发热量，影响使用寿命。电流值取之过小，电路工作不稳定。因此，两者要兼顾之。最后根据流过电阻的电流计算出电阻的功耗，选用功耗大的电阻，否则将烧毁电阻。
10，懂电路的高手进来上拉电阻的问题
这句话是针对TTL电路说的，因为TTL电路输出高电平是在2.4V以上，达不到CMOS所需要的逻辑1的最低输入电平（VIHmin = 3.5V）这样TTL对CMOS就不能驱动。为解决这个问题，就接一只上拉电阻。这个上拉电阻和我们常用的有点性质不同：我们知道，TTL是晶体管-晶体管逻辑电路，它不象CMOS，TTL在输出级的电路结构是在三极管上连接的是负载电阻（它不象CMOS是一只互补管）正因为是电阻，所以我们加一个上拉电阻R1，是相当于在这个（TTL内部的）负载电阻上并了一只电阻，这样TTL输出级的负载电阻就变小了，从而使TTL的输出电平提高了，以满足CMOS对电平的要求。以上完全可以用晶体管数字电路去理解。附带说一句，加了上拉电阻后，会使TTL的输出低电平稍稍变高，这一点要注意。问题补充：是你看懂没有啊，（UI如果是3.3V，加了上拉还是3.3V，很明显的）是这样吗，试过了？CMOS的输入具有钳位能力吗？仔细地深入地去了解TTL的电路结构。呵呵，不要把自己逼到死胡同其实上拉电阻里没有电流通过，上拉后可以理解为电阻两端等电位，你只要记住电路形式就可以了原本Ui是3.3V，如图上拉之后当然就是5V了。上拉就是这个作用嘛
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