1，差分信号线一般阻抗控制在多少

100Ω±10%

差分信号线一般阻抗控制在多少

2，小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

专业解答：汗，你这种问题很值钱的，先不说10分，就是给钱别人不一定愿意回答。简单回答你吧：1：阻抗由驱动芯片决定，你不是主板设计，看你是一些嵌入式小板卡，这种一般要求也低，不需要这么严格。2：DDR布线等长即可，先布DDR，其他的后面再设计。

小第开始从事设计PCB高速板请教大虾DDR走线阻抗等问题

3，请问单端阻抗50欧差分阻抗100欧DDR2的PCB叠层阻抗采用

差分阻抗：Zdiff = 2*Z0(1-.48*e-.96*S/H) 微带线Z0是特征阻抗也就是差分线的单端阻抗，根据Z0确定了PCB叠层结构，走线跟参考平面的高度H就定下来了，然后再根据Zdiff，Z0，H就可以得出线间距S。
DDR2 芯片手册上有， 一般使用50欧，差分100欧，刚做了一款ARM板，DDR2阻抗控制为50欧
你好！是否应该先考虑差分阻抗再考虑单端阻抗，使用100欧，用polar SI9000计算叠层呢？这样对不对，请指教。如有疑问，请追问。

请问单端阻抗50欧差分阻抗100欧DDR2的PCB叠层阻抗采用

4，allegro关于阻抗控制差分阻抗控制一些问题

我之前时间刚做过DDR3这方面的设计，针对DDR3布线阻抗控制这方面，楼主说的没错，顶层跟底层是微带线，跟内层带状线在阻抗上是有区别，这时候，在内层的差分间距与线宽与外层须不一样，这时候坚持的原则是走线阻抗不变原则，具体在设置差分对的时候，对其设置线宽，线距可以对不同层进行设置，这样就可以实现阻抗不变。希望对楼主有用！
cadence的层叠的gnd层，要设置成平面层，而不是conductor。要告诉cadence这是一个大平面，而不是走线层。
阻抗。
你用polar大概模拟计算下，然后把需要管控的部分告知制板厂，让他们按照阻抗要求，进行管控

5，DDR400 Layout准则

1．时钟信号（1） 差分布线，差分阻抗100欧姆，差分线误差±5mil。（2） 与其它信号的间距要大于25mil，而且是指edge to edge的间距（3） CLK等长，误差±10mil。2．数据信号：（1） 数据信号分为八组，每组单独分开走线，第一组为DDR_DQ[0：7]、DDR_DQSP0、DDR_DQSN0、DDR_DQM0，以此类推，同组信号在同一层走线。（2） DQ和DQM为点对点布线，（3） DQS为差分布线。差分线误差±5mil，差分阻抗100欧姆。（4） 组内间距要大于12mil，而且是指edge to edge的间距，同组内DQ与DQM以DQS为基准等长，误差±5mil。（5） DQS与DDR2_CLKP等长，误差±5mil。（6） 不同组信号间距：大于20mil（edge to edge的间距）（7） DDR_CKN/P之间的并联100欧姆电阻，需要放置在信号一分二的分叉地方（8） 尽可能减少过孔（9） 叠层设计的时候，最好将每一层阻抗线宽，控制在差不多宽度（10） 信号走线长度，不超过2500mil3．控制信号和地址信号：(1) 组内间距要大于12mil，而且是指edge to edge的间距(2) 所有控制线须等长，误差±10mil。(3 不同组信号间距：大于20mil（edge to edge的间距）4．其它信号DDR_VREF走线宽度20mil以上。
设计之前需要查看该ddr芯片的手册，清楚哪些信号需要等长或者阻抗设计。然后通过polar等仿真软件计算阻抗线宽和间距，一般是控制90ohm阻抗。

文章TAG：ddr一般使用的差分阻抗多少一般  使用  差分  
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