IP核的时钟是多少，我用的FPGA的时钟源和ODDR2的IP核可以用在cpld中吗

1，我用的FPGA的时钟源和ODDR2的IP核可以用在cpld中吗

时钟从专用引脚进FPGA，有专门的走线直接进GCLK驱动，如果不走专用引脚进，也可以进，但是要经过其他走线资源，增加延时。一般建议走专用引脚，这样延时小，而且延时固定，这个在高速系统里很重要。

ip核都是有器件类型的限制的，一般不可以。再看看别人怎么说的。

我用的FPGA的时钟源和ODDR2的IP核可以用在cpld中吗

2，关于ISE147 时钟IP核使用输出时钟恒为0

ise14.7时钟IP核的RESET引脚，是低电平有效，这边reset置高的话输出当然为零啦。建议翻下IP核的手册。

关于ISE147 时钟IP核使用输出时钟恒为0

3，quartus 里面出现的ip核ip是什么意思

可以理解为知识产权包，其实就是厂家自己开发的一些供用户二次开发用的接口函数，部分免费

这个牵扯到你对fft的理解问题。原则上如果不是解析信号,即信号只有实部或者虚部的话,如果只有实部,虚... 知道了数据的含义直接用就可以,移位浪费时间,没有必要。在quartus 的fft ip核中,是一个时钟输出一个数...

quartus 里面出现的ip核ip是什么意思

4，关于FPGA 解串器 ip核的问题altlvdsrx

间接的说你选的输入脚不支持400M的速率。400M很多芯片上不去的，且只有特定一些引脚才能上400M的，一般选全局时钟输入脚比较可靠点。

5，最新生产的微处理器的时钟频率是多少

就频率来讲，目前新高端CPU，4G左右，如i7-4790k 22nm。比主频，记得歪果发骚友滴AMD某款推土机屏蔽7个核心，只用一个核超到8G,还是几年前的事情（然并卵）。技术日新月异，架构，制程，核心数，决定性能。单看频率不代表啥。而且频率无法无线增加，计算一下8G的波长只有3.75厘米，数字总线脉冲必须一个波长内到达触发器。波长再小的话，晶体管布局走线会非常受限制。多核心，新架构，新制程才是未来，不过话说，制程也不能无限小，也撑不了几年了。

时钟周期直接对应的就是主频就是主频的倒数一个时钟周期就是50ns，一般的一个总线周期由四个时钟周期组成，你说的2个时钟周期组成一个机器周期，则机器周期就是40ns，但不存在你说的“时钟频率”我是学计算机的不好意思我微机拿的a

6，公司的FPGA如何从50M分频到3072M利用PLL ip核系统时钟是

即使用PLL也无法输出这样低而且精确的频率，你可以让pll的ip核进行31倍频，和63分频输出24.21875M频率，然后再8分频。这样可以得到3.075396875MHz。想要得到3.072M的用50M的原信号是很难得到的，除非你采用小数分频。另外稳定性主要由50M的晶体决定的。

7，IP核的技术文档包含那几部分

发错地方了，姐姐。文档你就按照一般的流程来就行了，主要说清问题就好。文档是人定的，不是天定的。输入，输出。逻辑流程，过程

数字到模拟转换器（dacs）将一个二进制数转换为与之对应的电压值，常用的d/a转换器都是由电阻或电容加权网络、受码元控制的开关和基准电压或电流源组成。当d/a转换器需要转换的信号每次取样字长很长时，对这些电路的精度要求很高，并且还必须在整个温度范围和整个使用寿命期间内保持电路参数的稳定。例如，一个16位的d/a转换器，其msb的精度必须在1/2 16以内，这是很困难的。所以，需寻求一种中保持高分辨率又可降低对电路精度和稳定度要求的方法。可综合的delta-sigma dac（术语delta-sigma分别指算术差与和，即δ-∑dac），是xilinx公司提供的免费ip核，可从网上下载得到。

8，请教几个IP核的问题

1、IP核属于硬核还是固核2、如果一个FPGA加载了ARM核，网口核，DDR2控制核，串口核，那么他和一块具有相同模块功能的ARM芯片有什么区别。3、如果一个FPGA加载了stm32vc5416的DSP核（假设可以），那么在5416上运行的汇编代码是否也同样可以在FPGA在运行，效率是否相同。 1，IP核分硬核，固核，软核三类硬核：版图级IP，如FPGA的片上ARM，xilinx 的MIG(DDR控制器)固核：网表级IP，大多数由场商提供的，图形化方式生成，如altera nios II软核：代码级IP，这类IP大多是网上的开源IP，可直接见到源代码(.v or .hdl)2，功能上无太大区别。但FPGA的片上系统灵活性高，当然了成本，和开发难度也不是一样。3，FPGA无你所说的DSP核，原因：FPGA的处理能力比DSP强的多，较率不一样，不同的FPGA都会不一样。

9，altera 公司的FPGA如何从50M分频到3072M利用PLL ip核系统

可以利用小数分频法利用DDS原理设计一个16位的相位累加器，频率分辨率为50000000/2^16=762.9Hz，相位累加量设置为4026即可输出3.027的信号了

利用PLL ip核分频。不知道你有没有用QuartusII软件。

你邮箱联系我~我给你发一份漂pll图文教程你一看就明白~ALTERA内置的PLL是一个真实的PLL 但它只能产生10M以上的时钟~ 并不是可以产生任意频率的时钟~ 如果要产生3.072的话可能需要外部晶振提供或者 30.72M的时钟分频。

你好！即使用PLL也无法输出这样低而且精确的频率，你可以让pll的ip核进行31倍频，和63分频输出24.21875M频率，然后再8分频。这样可以得到3.075396875MHz。想要得到3.072M的用50M的原信号是很难得到的，除非你采用小数分频。另外稳定性主要由50M的晶体决定的。我的回答你还满意吗~~

10，ip核的五个基本特征

IP核则是一段具有特定电路功能的硬件描述语言程序,该程序与集成电路工艺无关,可以移植到不同的半导体工艺中去生产集成电路芯片.利用IP核设计电子系统,引用方便,修改基本元件的功能容易.具有复杂功能和商业价值的IP核一般具有知识产权,尽管IP核的市场活动还不规范,但是仍有许多集成电路设计公司从事IP核的设计、开发和营销工作.IP核有两种,与工艺无关的VHDL程序称为软核；具有特定电路功能的集成电路版图称为硬核.硬核一般不允许更改,利用硬核进行集成电路设计难度大,但是容易成功流片。

ip核则是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。利用ip核设计电子系统，引用方便，修改基本元件的功能容易。具有复杂功能和商业价值的ip核一般具有知识产权，尽管ip核的市场活动还不规范，但是仍有许多集成电路设计公司从事ip核的设计、开发和营销工作。ip核有两种，与工艺无关的vhdl程序称为软核；具有特定电路功能的集成电路版图称为硬核。硬核一般不允许更改，利用硬核进行集成电路设计难度大，但是容易成功流片。

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