cpld可以支持多少路输入，DSP2407加CPLD最多能控制多少个直流电机
来源：整理 编辑：亚灵电子网 2023-10-24 23:19:20
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1，DSP2407加CPLD最多能控制多少个直流电机
应该可以这么说吧，CPLD的引脚很多，而且都可复用，像240t1005C就有80个I/O。但CPLD是不能直接驱动电机的哦（貌似20mA）。
2，CPLD与单片机的区别是什么
CPLD是可编程逻辑阵列，1.可编程，2.是逻辑阵列。通俗地说就是通过编程，使之实现一堆数字逻辑芯片的组合功能。比如你想用一堆74之类的片子，你得布线、焊接，时间、人力成本以及可靠性，都不如一片CPLD。 对于你这个应用CPLD与单片机的区别，单片机可用实现高级别的逻辑以及运算，而CPLD一般用来做门电路类的逻辑；单片机自身能够做到数十MHz级别的脉冲控制，而CPLD至少高一个数量级；单片机因为外设所限，一般几个到十几个脉冲输出口，而CPLD可以有几十个。你说的500个LED，是要同时控制这么多？刷新时间要求呢？单片机做几路这个频率的输出是没问题的，如果要同时控制，则需要缓冲电路，而CPLD可以在一片芯片中编程实现比较大规模的缓冲电路，当然用缓冲芯片也可以就是了。。。
3，CPLD引脚允许输入的信号电压是多少
3.3V是高电平信号的门槛值，低过它认为是低电平，所以5V也行。
4，CPLD与单片机的区别
已经有人回答的挺完整了，我补充一下。从代码来说，单片机是执行代码的器件，如果前一句代码没执行，下一句肯定没办法执行（效率低的原因）。而FPGA也有代码，只是代码叫HDL语言，这个代码是用来生成相应的电气链接的，因为CPLD是逻辑阵列，里面有很多基本的逻辑单元，我用的FPGA（CPLD的进化版）就是与非门阵列，与非门通过一定的组合可以组成触发器，触发器可以组合成寄存器、计数器等，那么如何知道该怎么组合，就是HDL语言的作用了。既然是HDL是一种硬件描述语言，那么就没有先后之分了，也就是在CPLD可以工作前，里面的组合必需要全部完成。你可能不理解，既然在工作前要把器件生成，那么如何先后执行某个功能？先后执行某个功能是靠器件的排列实现的，如果你先生成一个D触发器，把触发器的输出作为计数器的输入，那么运行的时候自然就D触发器先运行。那么既然生成的是器件，那么几乎所有的数字器件都可以生成，包括单片机，我曾用NIOS生成单片机，写入单片机的代码执行程序。最后说一句，CPLD是比较早的东西，自然也比较廉价，如果学习用的话，我建议还是用FPGA，FPGA比CPLD的集成门电路更多，也就是资源更多，可以生成的器件越大型，而且频率会更高，我的FPGA可以达到200Mhz以上（ALTERA的EP2C8），而另一个是可以达到1Ghz的输出（XILINX的XC6LX16-CS324）。
5，cp1h plc最多可以几路ad模拟量输入
本体集成了4路模拟量输入，2路模拟量输出;当然扩展模块还可以扩展很多，如果还需要就用走通讯的模拟量数据采集模块吧。直接去查PLC的选型手册，上面很详细再看看别人怎么说的。
6，fpga中怎么建立查找表两路输入一路输出
1.查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 2.①CPLD更适合完成各种算法和组合逻辑,FPGA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。 ②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。 ③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程,FPGA主要通过改变内部连线的布线来编程;FPGA可在逻辑门下编程,而CPLD是在逻辑块下编程。 ④FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。 ⑤CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。 ⑥CPLD的速度比FPGA快,并且具有较大的时间可预测性。这是由于FPGA是门级编程,并且CLB之间采用分布式互联,而CPLD是逻辑块级编程,并且其逻辑块之间的互联是集总式的。 ⑦在编程方式上,CPLD主要是基于E2PROM或FLASH存储器编程,编程次数可达1万次,优点是系统断电时编程信息也不丢失。
7，CPLD与CPU
CPLD结构简单，并且可以输入代码编程，并且断电后不丢失，代码可改，意味着同一芯片可以在多种场合使用。因此用途广泛，电子告示牌，交通灯系统好像都用。自己的理解。
8，拼接处理器最多能支持多少路拼接
目前最多支持144路拼接，小鸟和ATER的都可以达到这个数。两者的区别是小鸟输入大一百六十多路，而ATER与输出一样是144路。两者其实的支持的路上上都差不多是一样的。比较突出的不同点是在它们的功能上，ATER有很多便捷的功能。
9，cpld是什么
CPLD是Complex Programmable Logic Device（复杂可编程逻辑器件）的缩写，代表的是一种可编程逻辑器件，它可以在制造完成后由用户根据自己的需要定义其逻辑功能。CPLD 的特点是有一个规则的构件结构，该结构由宽输入逻辑单元组成，这种逻辑单元也叫宏单元，并且 CPLD 使用的是一个集中式逻辑互连方案。
10，FPGA与CPLD的区别详细点
尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点:①CPLD更适合完成各种算法和组合逻辑,FP GA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程,FPGA主要通过改变内部连线的布线来编程;FP GA可在逻辑门下编程,而CPLD是在逻辑块下编程。④FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。⑤CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。⑥CPLD的速度比FPGA快,并且具有较大的时间可预测性。这是由于FPGA是门级编程,并且CLB之间采用分布式互联,而CPLD是逻辑块级编程,并且其逻辑块之间的互联是集总式的。⑦在编程方式上,CPLD主要是基于E2PROM或FLASH存储器编程,编程次数可达1万次,优点是系统断电时编程信息也不丢失。CPLD又可分为在编程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程,编程信息在系统断电时丢失,每次上电时,需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。⑧CPLD保密性好,FPGA保密性差。⑨一般情况下,CPLD的功耗要比FPGA大,且集成度越高越明显。随著复杂可编程逻辑器件(CPLD)密度的提高,数字器件设计人员在进行大型设计时,既灵活又容易,而且产品可以很快进入市场。许多设计人员已经感受到CPLD容易使用、时序可预测和速度高等优点,然而,在过去由于受到CPLD密度的限制,他们只好转向FPGA和ASIC。现在,设计人员可以体会到密度高达数十万门的CPLD所带来的好处。CPLD结构在一个逻辑路径上采用1至16个乘积项,因而大型复杂设计的运行速度可以预测。因此,原有设计的运行可以预测,也很可靠,而且修改设计也很容易。CPLD在本质上很灵活、时序简单、路由性能极好,用户可以改变他们的设计同时保持引脚输出不变。与FPGA相比,CPLD的I/O更多,尺寸更小。如今,通信系统使用很多标准,必须根据客户的需要配置设备以支持不同的标准。CPLD可让设备做出相应的调整以支持多种协议,并随著标准和协议的演变而改变功能。这为系统设计人员带来很大的方便,因为在标准尚未完全成熟之前他们就可以著手进行硬件设计,然后再修改代码以满足最终标准的要求。CPLD的速度和延迟特性比纯软件方案更好,它的NRE费用低於ASIC,更灵活,产品也可以更快入市。CPLD可编程方案的优点如下：●逻辑和存储器资源丰富(Cypress Delta39K200的RAM超过480 Kb)●带冗余路由资源的灵活时序模型●改变引脚输出很灵活●可以装在系统上后重新编程●I/O数目多●具有可保证性能的集成存储器控制逻辑●提供单片CPLD和可编程PHY方案由于有这些优点,设计建模成本低,可在设计过程的任一阶段添加设计或改变引脚输出,可以很快上市CPLD的结构CPLD是属於粗粒结构的可编程逻辑器件。它具有丰富的逻辑资源(即逻辑门与寄存器的比例高)和高度灵活的路由资源。CPLD的路由是连接在一起的,而FPGA的路由是分割开的。FPGA可能更灵活,但包括很多跳线,因此速度较CPLD慢。CPLD以群阵列（array of clusters）的形式排列,由水平和垂直路由通道连接起来。这些路由通道把信号送到器件的引脚上或者传进来,并且把CPLD内部的逻辑群连接起来。CPLD之所以称作粗粒,是因为,与路由数量相比,逻辑群要大得到。CPLD的逻辑群比FPGA的基本单元大得多,因此FPGA是细粒的。CPLD的功能块CPLD最基本的单元是宏单元。一个宏单元包含一个寄存器(使用多达16个乘积项作为其输入)及其它有用特性。因为每个宏单元用了16个乘积项,因此设计人员可部署大量的组合逻辑而不用增加额外的路径。这就是为何CPLD被认为是“逻辑丰富”型的。宏单元以逻辑模块的形式排列(LB),每个逻辑模块由16个宏单元组成。宏单元执行一个AND操作,然后一个OR操作以实现组合逻辑。每个逻辑群有8个逻辑模块,所有逻辑群都连接到同一个可编程互联矩阵。每个群还包含两个单端口逻辑群存储器模块和一个多端口通道存储器模块。前者每模块有8,192b存储器,后者包含4,096b专用通信存储器且可配置为单端口、多端口或带专用控制逻辑的FIFO。CPLD有什麽好处？I/O数量多CPLD的好处之一是在给定的器件密度上可提供更多的I/O数,有时甚至高达70%。时序模型简单CPLD优于其它可编程结构之处在于它具有简单且可预测的时序模型。这种简单的时序模型主要应归功于CPLD的粗粒度特性。CPLD可在给定的时间内提供较宽的相等状态,而与路由无关。这一能力是设计成功的关键,不但可加速初始设计工作,而且可加快设计调试过程。粗粒CPLD结构的优点CPLD是粗粒结构,这意味著进出器件的路径经过较少的开关,相应地延迟也小。因此,与等效的FPGA相比,CPLD可工作在更高的频率,具有更好的性能。CPLD的另一个好处是其软件编译快,因为其易于路由的结构使得布放设计任务更加容易执行。细粒FPGA结构的优点FPGA是细粒结构,这意味著每个单元间存在细粒延迟。如果将少量的逻辑紧密排列在一起,FPGA的速度相当快。然而,随著设计密度的增加,信号不得不通过许多开关,路由延迟也快速增加,从而削弱了整体性能。CPLD的粗粒结构却能很好地适应这一设计布局的改变。灵活的输出引脚CPLD的粗粒结构和时序特性可预测,因此设计人员在设计流程的后期仍可以改变输出引脚,而时序仍保持不变。新的CPLD封装CPLD有多种密度和封装类型,包括单芯片自引导方案。自引导方案在单个封装内集成了FLASH存储器和CPLD,无须外部引导单元,从而可降低设计复杂性并节省板空间。在给定的封装尺寸内,有更高的器件密度共享引脚输出。这就为设计人员提供了“放大”设计的便利,而无须更改板上的引脚输出
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