1，时钟芯片那个脚是供电脚

VCC或VDD是供电引脚

时钟芯片那个脚是供电脚

2，利用vivado配置zynq时如何添加管脚约束

点击 open implemented design进行设置

利用vivado配置zynq时如何添加管脚约束

3，这个钟的代码是多少

银河证券有限责任公司武汉钟家村证券营业部 电 话： 027-84833248 地 址： 湖北武汉市湖北省武汉市汉阳区西桥路4号 邮 编： 430050 你电话问下吧~

这个钟的代码是多少

4，zynq 的ps是多少dmips

ZYNQ-PS包含两个完整的ARM处理器系统，APU（应用处理器单元），扩展外设接口，cache存储器，存储器接口，互联接口和时钟发生电路等

5，小白请教 时钟芯片电压脚

时钟芯片的供电脚就是由橙色线3.3v经过贴片电感而来，有个别板子，没有贴片电感
你好！晶振旁边的贴片电容连着时钟芯片引脚线粗点的就是供电!仅代表个人观点，不喜勿喷，谢谢。

6，如何利用Zynq7000的PL和PS进行交互

在Zynq-7000上编程PL大致有3种方法：1. 用FSBL，将bitstream集成到boot.bin中2. 用U-BOOT命令3. 在Linux下用xdevcfg驱动。 步骤：1. 去掉bitstream的文件头 用FSBL烧写PL Images没有什么好说的，用Xilinx SDK的Create Boot Image工具即可完成，不再赘述。用后两种方法需要把bitstream文件的文件头用bootgen工具去掉。 一个典型的bif文件如下所示：the_ROM_image:[bootloader]<fsbl_name>.elf<pl_bitstream_name>.bit<u-boot_name>.elf}bif文件可以用文本编辑器写，也可以用Xilinx SDK的Create Boot Image工具生成。然后在命令行下用以下命令即可去掉bitstream文件的文件头。bootgen -image <bootimage>.bif -split bin -o i BOOT.BIN"-split”参数可以生成以下文件：<pl_bitstream_name>.bit.bin 2. 在U-BOOT下烧写PL Image命令”fpga load”和”fpga loadb”都可以。区别是前一个命令接受去掉了文件头的bitstream文件，后一个命令接受含有文件头的bitstream文件。 在OSL 2014.2上，缺省编译就可以完整支持写入PL Image的功能。但是在Petalinux 2013.10下，尽管可以在U-BOOT下看到命令”fpga”，还需要在文件<PROJ>/subsystems/linux/configs/u-boot/platform-top.h 中增加以下内容后重新编译才可以支持具体的功能。 /* Enable the PL to be downloaded */#define CONFIG_FPGA#define CONFIG_FPGA_XILINX#define CONFIG_FPGA_ZYNQPL#define CONFIG_CMD_FPGA#define CONFIG_FPGA_LOADFS 在OSL 2014.2 U-BOOT中，具体的功能是在zynqpl.c的zynq_load()中实现的。 3. 在Linux下烧写PL ImageOSL Linux 2014.2.01中已经含有xdevcfg驱动了（之前就有，不过本文是在这个版本上验证的），直接用以下命令就可以完成PL Image写入。cat <path_to_storage_media>/<pl_bitstream_name>.bit.bin > /dev/xdevcfg Linux驱动的源代码在xilinx_devcfg.c中。因为驱动的编号是通过alloc_chrdev_region()动态分配的，所以不需要手工用mknod命令手动建立设备节点。 在Linux驱动中，每次往DevCfg中写入4096字节，直到全部写完。 4. 在用户程序中烧写PL Image 目前没有现成的源码来完成这个功能，不过可以用mmap()把DevCfg的寄存器映射到用户程序的虚地址中，然后参考一些现成的软件代码来完成这个功能： * FSBL中的pcap.c * U-BOOT中的zynqpl.c * Linux中的xilinx_devcfg.c * Xilinx SDK中的例子。例子位于以下位置，随SDK的版本会有变化。 C:\Xilinx\SDK\2014.1\data\embeddedsw\XilinxProcessorIPLib\drivers\devcfg_v3_0\examples\index.html 小结：DevCfg外设内部有自己的DMA，只需要简单的配置PL Image的基地址和长度到DevCfg寄存器，就可以完成Zynq-7000 PL Image的加载。Xilinx已经提供了灵活的解决方案，如果开发者要把这个功能集成在自己的应用程序中，也有很多的代码可以参考，并不是很困难的任务。

7，protel 制作数字时钟时用到的数码管型号是多少

DPY_7-SEG_DP，不过这是7个脚的。我们老师说国产的只有10个脚的。你可以把DPY_7-SEG_DP元件给编辑一下，另外命名为DPY_10-SEG_DP。具体名称对应为：a-7,b-6,c-4,d-2,e-1,f-9,g-10,dp-5,GND-3,GND-8

8，FPGA CPLD 时钟引脚

在多时钟系统里就需要用到多个时钟引脚啊！所谓的时钟引脚其实就是一个输入驱动器，因为时钟需要驱动的电路多，负载大，又需要延时小，所以需要大的驱动能力。芯片提供的几个全局时钟引脚没有区别，可以随便选择用，方便PCB走线就可以了。
时钟从专用引脚进fpga，有专门的走线直接进gclk驱动，如果不走专用引脚进，也可以进，但是要经过其他走线资源，增加延时。一般建议走专用引脚，这样延时小，而且延时固定，这个在高速系统里很重要。
跟固件的设计有关，PLL不是万能的，总有1个时钟源搞不定的时候，所以多时钟引脚你就可以理解了吧！关于这几个引脚怎么选择，我遇到的情况里没有说必须连哪的，都是随意选择，不过你最好还是跟技术支持确定下

9，计时计数器外部脉冲输入引脚是第几脚

1、是的。外部脉冲引入P3.4脚。不过你还要在TMOD里面设置好，TMOD=0x05;//T0对外计数，工作方式1。2、是这样。你可以把信号分两路，分别接到INT0和T0，至于哪路工作你可以在程序里面设定。比如起始设置INT0工作，那就在初始化中把T0的中断禁止掉，ET0=0;如果满足某个条件，则设置关掉INT0的中断，改用T0接收脉冲。用C就是if(某个条件) EX0=0； TH0=0； TL0=0； TMOD=0x05; ET0=1; TR0=1; .....}else if(某个条件) TR0=0; TH0=0; TL0=0; ET0=0; EX0=1; ......}
搜一下：计时计数器外部脉冲输入引脚是第几脚

10，已知8051单片机的时钟频率为12MHz用T1定时试编程由P10和P1

unsigned char n;sbit Gate1=P1^0;sbit Gate2=P1^1;main()n=0;TH1=0xff;TL1=0x05; //定时器250us产生一次中断MOD = 0x10; //定时器1工作于模式1，（用工作于模式2也可以，而且更 简便)TR1=1; //使能定时器1ET0=1; //开中断EA=1; //开全局中断while(1)}void Timer(void) interrupt 3 TH1=0xff; TL1=0x05; //定时器250us产生一次中断 Gate2=!Gate2; //产生500us方波 n++; if(n==4) n=0; Gate1=!Gate1; //产生2ms方波 }}
org 00hsjmp startorg 01bhmov th1,#1ehmov tl1,#0chcpl p1.1inc r2mov a,r2anl a,#11bjnz exitcpl p1.0exit:retistart:setb easetb et1setb tr1sjmp $

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